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测量TLB对Cortex-A9的影响

阅读以下文章后，我想尝试一个作者的testing，即测量效果TLB在最后的执行时间。 我正在研究embeddedCortex-A9的三星Galaxy S3。 根据文件： 我们在L1中有两个用于指令和数据caching的微型TLB（ http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ddi0388e/Chddiifa.html ） 主TLB位于L2（ http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ddi0388e/Chddiifa.html ） 数据微型TLB有32个入口（指令微型TLB有32或64个入口） L1'大小= 32千字节 L1caching行== 32字节 L2'大小== 1MB 我写了一个小程序，用N个条目分配一个结构数组。 每个条目的大小是== 32字节，所以它适合在caching线。 我执行几个读取访问，并测量执行时间。 typedef struct { int elmt; // sizeof(int) == 4 bytes char padding[28]; // 4 + 28 = 32B == cache line size }entry; volatile entry ** entries = NULL; //Allocate memory and init to […]