Tag: vhdl

vsim在Windows上不接受-modelsimini参数

我正在使用命令行参数-modelsimini <modelsim.ini>为大多数QuestaSim / ModelSim可执行文件指定我自己的modelsim.ini文件。 在vcom和vsim Linux上以及在Windows上的vcom上，这个工作方式都很好。 但是，Windows的vsim中止并抛出一个错误： C:\Mentor\QuestaSim64\10.4c\win64\vsim.exe -do "do D:/git/PoC/sim/vSim.batch.tcl" -c -modelsimini D:\git\PoC\temp\precompiled\vsim\modelsim.ini -error 3473 -t 1fs test.arith_prng_tb Reading C:/Mentor/QuestaSim64/10.4c/tcl/vsim/pref.tcl # 10.4c # ** Error: (vsim-7) Failed to open -modelsimini file "{D:\git\PoC\temp\precompiled\vsim\modelsim.ini}" in read mode. # # Invalid argument. (errno = EINVAL) # Error loading design Error loading design # Errors: 1, Warnings: 0 […]

与堪萨斯熔岩RTL块相同的寄存器的多个分配

当RTL块包含多个赋值给同一个寄存器时，我无法理解堪萨斯熔岩的行为。 这是版本号1： foo :: (Clock c) => Signal clk Bool foo = runRTL $ do r <- newReg True r := low return $ var r 这performance得如我所料： *Main> takeS 10 foo :: Seq Bool low | low | low | low | low | low | low | low | low | low | ? […]

硬件描述语言（Verilog，VHDL等）的最佳实践是什么？

实施HDL代码时应该遵守哪些最佳实践？ 与更常见的软件开发领域相比，有哪些共同之处和差异？

VHDL中的进程是可重入的吗？

在VHDL是否有两个或多个顺序运行的进程？ 如果另一个事件发生（在灵敏度信号列表中），而顺序执行一个过程没有完成，会发生什么？ 是否有可能或者我的VHDL模型考虑过程是完全错误的？