Tag: 系统的Verilog

硬件描述语言（Verilog，VHDL等）的最佳实践是什么？

实施HDL代码时应该遵守哪些最佳实践？ 与更常见的软件开发领域相比，有哪些共同之处和差异？

如何在一个时钟周期内获得32位input的平方根？

我想在Verilog中devise一个可综合的模块，在计算32位给定input的平方根时只需要一个周期。

Verilog – 浮点乘法

Verilog有问题。 我们必须使用两个浮点乘法（二进制），但它不能100％完美工作。 我们有一个Req m [31：0]。 第一个数字（逗号前）是m [31:16]和逗号m [15：0]后面的数字，所以我们有： m [31:16] = 1000000000000000; m [15：0] = 1000000000000000; m [31：0] = 10000000000000000（。）1000000000000000; 问题是：我们想要用小数点数乘以数字，但我们不知道如何。 例如：二进制m = 2.5。 m * m的结果是6.25。

Verilog：如何实例化一个模块

如果我有一个Verilog模块“top”和一个verilog模块“subcomponent”，我该如何实例化子组件？ 最佳： module top( input clk, input rst_n, input enable, input [9:0] data_rx_1, input [9:0] data_rx_2, output [9:0] data_tx_2 ); 子： module subcomponent( input clk, input rst_n, input [9:0] data_rx, output [9:0] data_tx ); 注意 这被写成一个不断出现的通用问题，它遵循自我回答的格式。 鼓励添加答案和更新。

浮点除法器硬件实现细节

我试图在硬件中实现一个32位浮点硬件分频器，我想知道是否可以得到任何关于不同algorithm之间权衡的build议？ 我的浮点单元当前支持乘法和加法/减法，但是我不打算将它切换到融合的乘加（FMA）浮点体系结构，因为这是一个embedded式平台，我试图最小化面积使用。

如何解释Verilog中的阻塞与非阻塞分配？

我有点困惑，在绘制硬件图表时，如何解释阻塞和非阻塞分配。 我们是否必须推断一个非阻塞赋值给我们一个注册？ 那么根据这个陈述c <= a+b ，c就是一个注册权，但不是a和b？ module add (input logic clock, output logic[7:0] f); logic[7:0] a, b, c; always_ff @(posedge clock) begin a = b + c; b = c + a; c <= a + b; end assign f = c; endmodule

使用+：对vector和数组进行索引

我在SystemVerilog中看到有这样的代码： if(address[2*pointer+:2]) do_something; 我应该如何理解+:索引这个向量？ 我发现它被称为位切片，但我找不到解释。